Samsung a réussi son premier tape-out de SoC en 3 nm et avec des GAAFET |
————— 29 Juin 2021 à 19h17 —— 11252 vues
Même si la pénurie de semiconducteurs est un évènement plutôt gênant, elle permet de forcer à nouveau les sociétés qui gèrent le domaine à se bouger, que ce soit sur les partenariats, les usines à monter ou les process de fabrication à revoir. Et c'est sur dernier point qu'on avait oublié que Samsung, de son côté, est en train de pousser sa technologie GAAFET depuis quelques années. Pour rappel, contrairement à TSMC, le fondeur coréen s'était refusé de passer en 3 nm en FinFET, préférant opter pour la technologie GAAFET sur les gravures inférieures à 5 nm. Si le choix est très intéressant sur un plan technique, cela reste un pari risqué, puisque de son côté le concurrent taïwanais sort très rapidement ses nodes en 3 et 2 nm grâce au FinFET.
Cependant, Samsung ne se laisse pas abattre et après des années d'efforts - pour rappel, ces transistors ont été annoncés en 2019 - le géant a réussi à mettre au point un premier tape-out fonctionnel pour ce node supposé révolutionnaire. Le tape-out est la dernière étape permettant la production en série d'un ASIC ou d'un SoC, autrement dit une puce complexe qui regroupe plusieurs éléments, comme un CPU, un GPU ou n'importe quel contrôleur. Cela signifie donc que Samsung est capable de prévoir la fabrication de puces dès cette année sur ce process, en 3 nm et avec une technologie qui est annoncée comme beaucoup plus efficace que le FinFET actuel.
En effet, le fondeur a mis en place toutes les améliorations et optimisations nécessaire pour concevoir et produire différents types de SoC en un temps record selon Synopsys, un concepteur d'IP et d'outils pour l'EDA - Electronic Design Automation - bien connu dans le milieu. Alors préparez votre seau de popcorn, car il est fort probable que la guerre des fondeurs reprenne de l'allure d'ici quelques semaines. Totuefois, soyez patients avant de voir ses potentiels bénéfices sur notre matériel informatique adoré, car il est fort probable que ce soit le monde mobile et des télécommunications qui en profitent les premiers. (source : EENews Europe)
Et oui, à vouloir aller vite, TSMC se rend compte qu'il n'y a pas que la taille qui compte.
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Non pas vraiment, deja toutes les portes logiques n'ont pas le même type de transistor, et puis il te faudrait connaitre et simuler d'autre détail de la géométrie du transistor.
Le Minimum Metal Pitch/half-pitch (MMP) c'est entre deux piste de metal de l'interconnect. Le Contacted Gate Pitch/half-pitch (CPP) c'est la distance entre les deux contacts du transistor. Les 2 sont important mais ce n'est pas la même chose
Du coup j'ai trouvé ma réponse, c'était le Metal Half-Pitch qui était utilisé avant le Gate Length.
Merci pour les détails du MPP et CPP, au pire des cas autant prendre la plus basse des deux valeurs, ça rajoutera une marge supplémentaire faute de mieux.
Ah, quels sont les autres détails à connaître ?