D'autres "fuites" sur Zen 4 |
————— 26 Mai 2021 à 10h31 —— 13787 vues
Il y a deux jours, ExecutableFix leakait des informations très préliminaires au sujet de l'AM5, le futur socket de la plateforme AMD architecturée autour de Zen 4 et des chipsets série 600. On y apprenait, sous réserve de confirmation, que le socket aurait 1718 broches, que les rouges devraient passer sous le format LGA comme Intel, déportant les broches depuis le CPU vers la mobale, et que le PCIe 4.0 serait de la fiesta.
Le Twittos en a remis une couche sur Zen 4 cette fois, le CPU et plus largement les principaux traits de caractère techniques. Raphael, puisque c'est son nom de code lié à un artiste, ne devrait fonctionner qu'avec la DDR5 et pas la DDR4, comme on aurait pu le penser un temps du fait de fuites passées. Il y aurait également 28 lignes PCIe 4.0 gérées par le CPU, soit 4 de plus que les CPU Zen 3. Le TDP serait de 120 W avec 170 W possibles selon certains modèles. On sait que la notion de TDP est valdinguée dans tous les sens entre les deux géants, à titre d'exemple, un CPU 3950X peut pomper en charge sur tous les coeurs quasiment 170/180 W sporadiquement, bien que le TDP soit de 105 W à l'origine. Sauf que depuis 2006, AMD a clarifié sa position sur le TDP en l'associant à l'énergie que doit dissiper le refroidisseur - allez sur notre Hard du Hard dédié à ce sujet - et non pas à la consommation maximale du CPU, ce qui explique les différences observées sur le 3950X par exemple.
Pour le coup, la source livre même une représentation 3D de Raphael, un CPU mainstream sans pin made par AMD, son premier depuis des années et l'abandon des cartouches Slot A ! Mais où sont passés les CMS, ces petits composants que l'on retrouve normalement sur la face des pins ? Sur la face du heatspreader ? C'est pour cela qu'il faut garder en tête que ce n'est qu'une représentation, et pas du tout un cliché. Mais ça ressemble à un verso de Threadripper où le Twittos aurait effacé les CMS, donc méfiance !
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De ce fait, certaines fonctionnalités ECC ne sont pas très chères et présentes facilement dans l'électronique, par contre dans certains cas , ou dans des ambitions d'obtenir un taux d'erreur ultra faible, ça commence effectivement à couter un petit paquet, et encore, avec un standard et de l'amélioration de process, cela reste à voir.
Par exemple, la DDR5 va embarquer une correction d'erreur dans la puce, mais qui ne va gérer que les erreurs présentes dans la mémoire, ce qui n'est pas très couteux, et non pas les erreurs de communications. Donc il n'a pas tout à fait tort ici, par contre les deux types de corrections ont des intérêts bien différents.