TSMC améliore sa technologie CoWoS afin de préparer le 5nm

Avec l'évolution constante des procédés de gravure, les fondeurs doivent revoir leurs méthodes pour améliorer l'efficacité et le rendement de production des puces, qui deviennent de plus en plus complexes à réaliser. L'une des solutions est de fabriquer des puces à base de chiplets en 2.5D pour séparer les différents éléments et réduire la complexité de chaque zone active. Chez TSMC, qui cherche la première place dans la course à la production de puces en 5nm, le développement de sa solution CoWoS - Chip-on-Wafer-on-Substrate - a permis d'améliorer la densité des puces tout en réduisant les coûts de fabrication dans le monde des professionnels, comme pour la production des GPU GP100 et GV100 de chez NVIDIA.

Mais TSMC vient d'améliorer son procédé et passe à la vitesse supérieure pour prendre en charge le prochain node en 5nm. Grâce à une collaboration avec Broadcom, le système de production a été revu et permet la création d'interposer deux fois plus grandes que le masque. Cela permet de mieux prendre en charge la construction des CPU ou GPU utilisant de la mémoire HBM sur le même package, ce qui permet le développement de puces allant jusqu'à 1716 mm². Les gains sur la mémoire HBM sont notables et permettent l'utilisation des meilleures puces présentes sur le marché, avec 6 piles de 16 Go en capacité maximale avec une bande passante de 2,7 To/s, soit une mémoire 2,2 fois plus rapide que ce qui est produit actuellement.

Des chiffres qui pourraient gonfler sur le long terme avec le développement de la mémoire HBM2E de chez Samsung par exemple. TSMC prévoit aussi d'améliorer la taille de l'interposer, cherchant à passer à trois fois la taille du masque le résultat final d'ici les prochains mois. Et surtout, à voir si au-delà du marché professionnel, nous pouvons espérer voir des CPU et GPU plus rapides grâce à cette méthode d'ici les prochaines années, NVIDIA exploitant déjà le procédé sur ses GPU pour les HPC. (source : WikiChip)