TSMC va bien, merci, mais pas de N3 avant 2025 pour nous. Bisous.

À l'occasion du TSMC Technology Sympsium, grand-messe annuelle destinée entre autres a rassurer les clients ou autres investisseurs, le fondeur faisait le point sur l'avancée de ses processus de fabrication N4, N3 et N2. Le tout dans un contexte ou TSMC présentait il y a quelques jours une santé financière sous le so-leiiiil ma-rine et bleue é-blou-i pa-reil jus-qu'à en ou-bli-er et tout fer-mer les yeux avec 3,6 % d'augmentation de CA sur le premier trimestre 2023, pour 16,7 milliards de $ de chiffre tout en ayant produit moins de galettes, comprenez par là de meilleures marges.

Le N2 présenté plus en détail l'an dernier lors du même évènement et qui devrait être le premier node à utiliser des GAAFETs (Gate-All-Around Field-Effect Transistors), ou nanosheets transistors de l'appellation maison, devrait améliorer les performances des transistors — par rapport au N3E — de 10-15 % pour 25-30 % de consommation réduite à fréquences et nombre de portes équivalents. La mise en production de masse reste prévue pour mi 2025, tandis que le process N2P devrait arriver quelque part en 2026 avec une évolution sur l'alimentation des GAA, déjà annoncé par Intel sur ses RibbonFET sur son process 20A estampillé PowerVia. Pour rappel un brillant bidouillage technologique permettant de densifier l'interconnect et diminuer le parasitage électrique, via une séparation de la partie logique et de la partie alimentation en deux wafers distincts empilés.

Suivrait en parallèle le N2X, process qui se souhaite dédié aux puces haut de gamme, le segment HPC,  nécessitant fun radio de hautes fréquences de fonctionnement et donc plus de jus d'électrons, sans qu'aucune précision ne soit encore apportée sur ses spécificités.

Ça, c'est pour résumer.

Plus actuel, plus de détails sont donnés sur les process N3 et leurs FinFET dans leur sprint final. Pour rappel : N3 vanilla (ou N3B, jusqu'à 25 masques EUV), N3E (jusqu'à 19 masques EUV) moins cher à produire, N3P avec gain de performances et de densité, N3X pour les puces demandant plus de jus. Le process N3E est attendu pour être le premier choix des clients, le N3P sera une optimisation optique dans la fabrication des transistors et conservatrice dans le design par rapport au N3E, avec un gain en densité de l'ordre de 4 % à la clé et entre 5 et 10 % de performance en rab. Le tout disponible 1 an après le N3E, c'est à dire sur le deuxième semestre 2024.

Enfin le N3X, attendu pour 2025, devrait permettre des fréquences accrues de 5 % par rapport au N3P, pour la même densité. Pour se faire, le N3X sera plus tolérant aux tensions... et aux fuites qui y sont associées, avec une acceptation de 1.2+ V, c'est-à-dire des niveaux de tensions que l'on peut trouver sur des produits actuellement sur le marché, eux gravés en 5 nm.

La conclusion de tout ça, au-delà du fait que la technologie progresse au moins autant que le monde régresse (les gilets jaunes seraient sans doute d'accord avec cette diatribe), c'est que AMD et NVIDIA devront se satisfaire du 4 nm au moins jusqu'en 2025 bien avancé avec la disponibilité du N3P. Ce qui concorde avec le planning côté AMD sur Zen 5, sachant que ces deux larrons ne passent pas en premiers dans la liste des clients, mais plutôt après Apple et Qualcomm.