IBM et Samsung annoncent leur concept pour passer sous le nanomètre. Intel aussi est sur le coup...

IBM a beau ne plus rien fabriquer lui-même depuis 2014 (après avoir vendu ses usines à Globalfoundries), le constructeur n'en reste pas moins fortement engagé dans la recherche et le développement pour l'avenir du semiconducteur via sa division IBM Research, et fait d'ailleurs souvent partie des premiers à être sur le coup d'une nouveauté dans le domaine. Par exemple, IBM avait été la première entreprise à dévoiler une puce 7 nm FinFET en 2015, à une époque où des fondeurs comme Intel et TSMC étaient encore à la peine avec leur 10 nm (et pour certains ça aura duré clairement plus longtemps que pour d'autres). IBM est aussi très actif dans le domaine de l'informatique quantique et propose depuis 2019 son Quantum System One, récemment arrivé en Europe.

Naturellement, il y a toujours un énorme fossé entre la démonstration d'une technologie et son application commerciale, mais en attendant cela prouve que des progrès - aussi « petits » soient-ils - sont toujours possibles, et c'est d'autant plus important maintenant que l'industrie doit batailler avec les limites de la finesse du semiconducteur et se démène pour contourner/retarder par tous les moyens la fin de la fameuse « Loi de Moore », même si pour beaucoup celle-ci n'a plus vraiment grand sens aujourd'hui.

Bref, sur les pas de TSCM et le Massachusetts Institute of Technology, qui avaient dévoilé en mai dernier un bismuth semi-métallique permettant la fabrication de semiconducteurs en 1 nm et plus petits, c'est maintenant au tour de Samsung et d'IBM de dévoiler le VTFET, ou Vertical Transport Field Effect Transistors ! Pour l'anecdote, les deux entreprises collaborent déjà depuis longtemps au sein de l'IBM Research Alliance et IBM a également recours aux services de fonderie de Samsung depuis 2018.

Les deux partenaires affirment avoir réalisé une véritable percée dans la conception de semiconducteur, avec ce nouveau concept dont le principe est d'empiler les transistors verticalement au lieu de les aligner horizontalement à plat sur une surface en silicium, comme cela se fait aujourd'hui. Les transistors se retrouveront ainsi positionnés perpendiculairement les uns aux autres, tandis que le courant circulera verticalement, au lieu de latéralement. Pour quoi faire exactement ? Eh bien, tout « simplement » pour étendre la loi de Moore au-delà du nanomètre et gaspiller moins d'énergie. IBM et Samsung affirment qu'une puce exploitant un tel arrangement sera deux fois plus rapide et utilisera 85 % d'énergie en moins qu'une même puce avec des transistors FinFET. Bien entendu, tout cela reste encore assez théorique.

Mais les deux compères ne sont certainement pas seuls sur ce coup. Intel aussi a déjà commencé à jouer avec le stacking depuis un moment, par exemple avec Foveros, mais il s'agit-là grosso modo uniquement de superposer les dies, et non les transistors eux-mêmes. Par contre, juste peu avant l'annonce de Samsung et d'IBM, l'équipe de recherche d'Intel également a confirmé travailler sur une méthode pour empiler les transistors verticalement dans un papier de recherche présenté lors d'une conférence à San Francisco. Le fondeur pense que cette technologie permettrait d'augmenter de 30 à 50 % la quantité de transistors pouvant être placé sur la surface d'une puce, de réduire la longueur des interconnects et d'économiser de l'énergie, et d'obtenir par conséquent des puces plus rentables et plus performantes. Enfin, on sait déjà qu'Intel envisage le 1 nm d'ici à 2024, devant marquer le début de l'ère « ångström » chez le fondeur, avec son procédé Intel 20A et des transistors RibbonFET. (Source : engadet, interestingengineering, reuters)