Arrow Lake — Après 22 ans de bons & loyaux services, l'Hyper exit Threading ?

C'est le retour d'une rumeur qui, pour le coup, se veut insistante : l'arrivée d'Arrow Lake, au programme de cette fin d'année accompagné des chipsets de la famille 800 (PCH Z890, H870, B860, H810), marquerait la fin de l'hyper-threading. Voilà de quoi marquer une rupture dans l'offre Intel, alors que la technologie aux performances très dépendantes du type de workflow est usitée et markétée chez les bleus depuis l'ère du Pentium IV — vous savez, celui qui accélère les internets. Le mot rumeur n'est peut-être pas le plus adapté, la question étant plutôt quand cette relique allait disparaitre — la première implémentation du SMT remonte à... 1968, chez IBM ! —, devenue encore plus obsolète en particulier depuis l'arrivée du big.LITTLE sur l'ensemble de la gamme de processeurs bleus.

Vous comprendez à la fin du billet

Mais comme la nature a horreur du vide, disparition d'un côté rime avec apparition de l'autre. On imagine mal Intel sortir des puces « seulement » armées de configurations en 6P +8E, 6P +16E ou 8P +16E dénués des cœurs logiques dans les décomptes de threads, surtout quand Zen 5 en arrive lui aussi aux architectures hybrides, et que personne ne doute une seule seconde qu'ils vont appuyer bien fort sur le bouton « marketing boost » quant il va s'agir d'en promouvoir les capacités face aux bleus à grands coups de chiffres plus ou moins bien sentis.

D'autant que, contrairement aux prévisions précédentes, l'augmentation de cœurs physiques ne serait au final pas au programme avant Panther Lake. Des allégations appuyées par une nouvelle fuite du week-end sur X, dépubliée depuis, mais évidemment capturée chez videocardz.

Le diag logiquo-pasupairlisible de la plateforme PCH série 800 + ARL-S

Mais avant de supputer sur cette éventuelle évolution, via les fuites du jour se voient confirmés plusieurs points de la prochaine plateforme des bleus sur LGA-1851, qui pour rappel sera gravé en via I'Intel 20A et inaugurera le RibbonFET + PowerVia :

• une surdose de L2 passant à 3 Mo / cœur;
• le support de la DDR 5 à 6400 MTr/s;
• 20 lignes PCIe 5.0 et 4 lignes PCIe 4.0 câblées au CPU — soit +4 par rapport à l'actuel RPL-S —;
• 24 lignes PCIe 4.0 via le chipset;
• Côté E/S : USB 4 / TB 4 sur deux lignes en liaison CPU;
• l'USB 3.2 Gen 2x2 (x4) ou USB 3.2 Gen2x1 (x10);
• Wi-Fi 7 / BT 6.

Bref, pas trop de surprises ici.

Des temps processeur plus... rentables

Si tout cela venait à se confirmer, Arrow Lake sur le papier ne ferait pas franchement frémir d'envie si ce n'est son efficience énergétique, même si on regardant bien on peut débusquer la présence de mystérieux cœurs IA, probablement hérités de Meteor Lake, dont on ne sait pour l'heure absolument pas grand chose.

C'est donc là que reviennent les « méthodes et appareils pour programmer des instructions parallèles à l'aide de cœurs hybrides » : c'est l'intitulé d'un brevet déposé début 2023 par Santa Clara, ou comment optimiser les unités de calcul hybrides en se passant de SMT. Quand l'hyper-threading s'assure que le processeur ne passe pas son temps à glander, mais reste limité notamment du fait de l'exclusivité des accès aux cache L1 et L2 — rendant son efficacité relative — les rentable units vont diviser les threads entrants en partitions d'instructions distinctes qui seront alors allouées aux cœurs en fonction de leur complexité... Et elles le seront en parallèle.

Une distribution notoirement plus flexible que l'hyper-threading se « contenant » d'exécuter un autre processus en file lorsqu'un précédant est en attente de traitement, évitant dès lors que les ALUs se tournent les pouces, occasionnant l'utilisation de registres pour gérer à bien tout cela. Des registres qui resteront cela dit de mise pour le monitoring des taches avec des métriques nécessaires pour pondérer les taux d'occupation des cœurs (par exemple pour définir si telle partition est bien adaptée à un E-core ou non) et leur filer à manger, ou non, en conséquence. Au delà des performances, un tel découpage des instructions pourrait aider à aboutir à un mieux significatif sur l'efficience énergétique, le talon d'Achille depuis quelques années sur Core.

Des rentable units pour éviter... ça

Cela vous rappelle quelque chose ? Si non, cela devrait, car on n’est pas très loin du CMT façon Bulldozer, où les ressources sont partagées entre certains cœurs à la différence que les processus peuvent se balader plus librement. À supposer que les rentable units fonctionnent par clusters. APO / Thread DirectorThread Director sera sans doute d'une aide précieuse dans le travail de prédiction des processus — quand on vous dit que tout cela fait partie d'un plan ! Reste à voir du côté des latences comment Intel gérera la chose, point sur lequel Zen5c sera également scruté. La réorganisation dans le die promet d'être assez importante, les cœurs P et E étant toujours séparés sur RPL-S.

Le tout sans parler de l'aspect sécuritaire : le fait de partager un cœur n'étant pas la meilleure des idées pour éviter les fuites de données. De là à imaginer une communication sur le sujet, après avoir invité Microsoft aux modifications de l'ordonnanceur de Windows 11 pour l'arrivée d'Alder Lake pour mieux vendre ces derniers : « Achtung ! L'hyper-threading c'est dangereux, et nos concurrents l'utilisent encore ». Vous la voyez venir, la grosse ficelle ?

À moins que tout cela ne soit qu'un énième report de fantasme après l'inverse hyper-threading de Skylake, suivi du VISC de 2016, puis le projet Royal Core en 2022 mené par un certain... Jim Keller, attendu lui assi pour avoir officié durant son passage chez Intel entre 2018 et 2020 tel le Midas du CPU, justement sur la 15e génération en devenir.