"Beyond QLC" : Toshiba planche sur une NAND encore plus dense !

Toshiba Memory, l'entreprise japonaise qui, on le rappelle va très prochainement aussi se faire rebaptiser comme conclusion à son rachat, a profité du Flash Memory Summit pour aborder bon nombre de nouveautés plus ou moins intéressantes, certaines comme son nouveau facteur de forme XFMEXPRESS et sa future mémoire persistante BiCS XL-FLASH dont nous avons d'ailleurs déjà parlé dans les brèves respectives, mais aussi d'autres comme l'idée d'une mémoire BiCS encore plus dense que la NAND QLC !

Cette dernière stocke déjà 4 bits par cellule, contre 3 bits chez la TLC ou encore 2 bits avec la MLC, et permet d'obtenir une mémoire très dense à un coût très bas, toutefois aux dépens des performances et de l'endurance. La NAND QLC est encore relativement récente et les SSD l'exploitant n'ont réellement pris leur envol qu'à partir de 2018 avec l'entrée en jeu d'Intel, de Micron et de Samsung, en plus de Toshiba qui avait lancé sa V-NAND en 2017. Pour l'anecdote, le marché serait encore largement dominé par la NAND TLC à hauteur d'environ 85 %.

En tout cas, Toshiba pense qu'il est envisageable de viser encore plus haut et d'obtenir une NAND avec 5 bits par cellule et des cellules de 32 couches, et tout simplement baptisée "Penta-level cell" ou PLC ! La compagnie aurait même réussi à déjà faire fonctionner ces 5 bits par cellule en modifiant sa NAND QLC existante. Mais pour y arriver, chaque cellule doit être capable de gérer 32 niveaux différents de tension, et que les contrôleurs de SSD doivent ensuite pouvoir relire avec précision. Bref, avec autant de niveaux à lire et à écrire à l’échelle nanométrique, développer cette nouvelle technologie ne promet pas d'être une mince affaire. Pour y arriver, Toshiba aurait également développé des processus supplémentaires pouvant s'adapter aux NAND TLC et QLC afin d'en améliorer les performances.

Il va de soi que face à la NAND QLC, la NAND PLC serait alors encore un peu plus lente et encore une fois un peu moins endurante, mais alors aussi moins chère ? C'est à se demander si le jeu en vaudrait vraiment la chandelle, malgré certaines avancées comme la fonctionnalité "Zoned Namespaces" (ZNS) du protocole NVMe, permettant de réduire l'amplification en écriture, le besoin de surapprovisionnement à partir de l'espace libre et de l'utilisation de DRAM avec le contrôleur, dans le but d'améliorer les débits et les latences.

Toujours dans cet esprit et à la recherche d'une densité plus élevée par die, Toshiba a aussi sur sa table les plans d'un nouveau procédé pour une "Advanced BiCS Flash". Celui-ci devrait en théorie profiter aux futures générations de NAND BiCS, quelles qu'elles soient. L'idée de base est simple, elle consisterait à diviser une cellule en deux pour une mise à l'échelle tout conservant le processus habituel. Par contre, la mise en œuvre serait bien plus difficile, et Toshiba ne serait même pas sûr si cette approche est bien réalisable pour le moment. On finira bien par apprendre de ce qu'il en sera. En attendant, les constructeurs paraissent bien motivés à la recherche de puces de stockage toujours plus denses, mais jusqu'où cela pourra-t-il vraiment aller, et à quel prix ? (Source)