Le packaging des puces, un des pivots pour le coût des futurs processeurs |
————— 25 Juin 2020 à 10h27 —— 7937 vues
Les fabricants de galettes de silicium continuent d'avancer dans la miniaturisation des puces, ce qui a amené à quelques designs différents ces dernières années, comme celui de Zen2 avec ses chiplets ou celui des puces Lakefield de chez Intel. Se concentrer sur la finesse de gravure n'est donc plus l'unique priorité, le packaging des puces est aussi à repenser. Car maintenant, plutôt que de séparer les différents éléments d'un circuit, il est possible de les mettre côte à côte, voire les uns sur les autres comme avec la mémoire HBM. Mais de telles techniques ont un coût, et pour l'instant elles sont réservées essentiellement aux marchés professionnels nécessitant des fonctionnalités précises.
Relation entre les types de packaging et les marchés visés
Mais l'intérêt dans l'éclatement de la construction des puces devient de plus en plus primordial avec la réduction des finesses de gravure. Les fabricants ont donc réfléchi sur les possibilités de construction, travaillant notamment sur les puces en 3D. L'intérêt ici est de pouvoir réduire les coûts de fabrication des puces les plus avancées, ce qui deviendrait possible à long terme avec la méthode dite de fan-out, une solution qui permet d'éliminer l'interposer entre chaque puce, ce qui a un impact positif sur le coût de fabrication.
Le développement des solutions 3D avec des interposers actifs vient aussi pointer le bout de son nez, ce qui permet d'amener certaines technologies plus facilement sur le marché plus mainstream. Mais cette technologie n'en est qu'à ses débuts, et bien que de nombreux fabricants - comme TSMC, GlobalFoundries ou Intel - se penchent sur ce sujet pour prévoir les puces de demain, il nous reste encore quelques années avant de voir des puces purement en 3D dans nos machines de salon. Mais il reste intéressant de voir que l'industrie avance à ce sujet, ce qui permettra d'améliorer les performances sans pour autant avoir un impact fort sur le tarif des composants à venir. (source : Semi Engineering)
