Le protocole CXL 2.0 est officiel, le début d'un PCIe plus avancé ?

L'arrivée du PCIe 5.0 n'est pas pour tout de suite dans le monde de l'informatique grand public, toutefois la situation est bien différente du côté des professionnels et des grandes entreprises. En effet, les besoins grandissants en mémoire rapide, en calculs parallélisés et en circuits spécialisés - ASIC ou FPGA - font que le passage à la nouvelle version du bus de connexion à très grande vitesse risque d'être assez rapide. Cependant, la couche logicielle reste similaire aux versions précédentes, ce qui a amené à la création d'un consortium réunissant les grands noms du domaine pour réaliser un projet d'interconnect standard et plus fonctionnel : le CXL, pour Compute eXpress Link. Un projet qui vient de passer à l'étape 2.0, regardons donc ce que cela nous apporte.

La première grosse évolution est la mise en place d'un switching propre au CXL, qui permet de multiplier le nombre de périphériques connectés sur une ligne relié au host. C'est le même principe que sur les cartes mères ATX, qui peuvent transformer le port PCIe x16 en plusieurs ports PCIe x8, mais ici il peut conserver les propriétés du CXL et même assurer la rétrocompatibilité.

L'autre avantage se situe dans les accès mémoires des périphériques, puisque ces switchs permettent d'utiliser du pooling : plutôt que d'attribuer telle mémoire à tel host - CPU, GPU, FPGA... - les besoins sont répartis indépendamment, ce qui permet d'optimiser la quantité de mémoire utilisée, ainsi que d'améliorer les temps de latence en répartissant sur plusieurs lignes une même entité, sans que cela perturbe les autres. Pour faire court et simple : moins de RAM utilisée et plus de vitesse, le tout qu'importe le type de client ou d'host qui se trouve dans votre machine. Une fonctionnalité intéressante pour les datacenter, car ce système peut fonctionner entre des serveurs.

Nous resterons du côté de la mémoire pour la suite, en nous intéressant à comment les différentes technologies cohabitent sur cet environnement. Du fait de l'apparition des mémoires dites persistantes - celles qui sont entre la RAM et les SSD, à l'instar des disques Optane en 3D XPoint - une révision était nécessaire afin de les intégrer dans la gestion du stockage dans le protocole. Plutôt que de se baser sur une dépendance vis-à-vis d'un contrôleur dédié - coucou Intel ! - le consortium a mis au point une gestion standardisée pour ces disques, afin de les rendre plus réactifs et versatiles : les applications pourront les utiliser soit comme une extension de la RAM, soit comme un stockage très rapide, selon les besoins. 

Bien entendu, il y a aussi l'ajout de protocoles de sécurité dès la communication à bas niveau, un argument qui est devenu intéressant ces dernières années, où les vulnérabilités se situent aussi du côté matériel. Il ne reste donc plus qu'à voir si, après la sortie de cette révision 2.0, le protocole CXL saura convaincre le monde professionnel, bien que vu le nombre d'acteurs - environ 130, et pas des petits noms - il est fort probable que dans les 5 prochaines années, celui-ci trouve sa place. D'autant plus que le PCIe 5.0 est déjà en route, et que Rambus a même conçu des contrôleurs pouvant gérer le PCIe 5.0 et l'interconnect CXL en même temps, ce qui pourrait mener vers une future cohabitation des protocoles selon les besoins. (source : CXL)