Wafer on Wafer, une technologie de puces empilées en développement chez un partenaire de TSMC

Alors que les nouvelles chez TSMC sont plutôt encourageantes, avec un 7 nm pour bientôt, un 7nm+ un peu plus loin que bientôt et un 5nm dont les premiers wafers de tests seront produits en 2019, on pensait que les nouvelles côté silicium s'arrêteraient là. Il semblerait pourtant qu'un partenaire du fondeur Taïwanais, Cadence, aurait des idées - faute de nouveaux produits dans l'immédiat - de moyens de production de puces repliées sur elles-mêmes ; ce qui n'est pas sans rappeler la HBM, où pas moins de 8 couches s'empilent (dans la 2ème itération de la technologie), pour une consommation et un encombrement réduit.

Ce nouveau procédé est nommé Wafer on Wafer, ou WoW pour les intimes (rien à voir avec le fameux MMO, si ce n'est que le premier pourra peut-être faire tourner le second à terme !). Seules deux couches de silicium seraient superposables dans la version initiale ; ce qui s'explique par la communication de la puce supérieure avec le socket, qui se déroulerait au moyen de canaux nommés Thru-Silicon-Vias (TSVs).

Vu d'ici, ça n'a pas l'air si complexe !

Un problème majeur de cette technologie réside dans le fait qu'elle exacerbe les défauts d'une gravure standard : le procédé de fabrication des sous-puces de silicium produisant par essence des puces de qualités hétérogènes (selon la position sur le wafer, les meilleurs étant au centre), cela est empiré lorsque l'on doit les superposer. Pas de date de sortie pour le moment, mais il s'agit du genre de solution technique que l'on peut raisonnablement voir arriver sur le marché le temps de développer de nouveaux matériaux !