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Hard du Hard • La Course aux Nanomètres - Partie 1

La grosse galette

En guise d’introduction, une puce CMOS est réalisée à partir d'un wafer. Un wafer est une plaque de 200 ou 450 mm de diamètre, ou plus généralement 300 mm. Elle est réalisée à partir d'un seul cristal de silicium pur à 99.99995% minimum, 99.9999995% maximum. Le reste des atomes ne sera généralement pas des impuretés au pif, mais bien des dopants spécialement choisis pour leur impact sur les propriétés électriques.

wafer silicium viergeUn wafer de silicium tout nu. Contrairement aux wings, il se balade généralement en boites de 25

Le silicium cristallin est ce qu'on appelle un semi-conducteur, un mauvais isolant dont on sait manipuler les propriétés électriques en y ajoutant des atomes. Le silicium s'entend aussi très bien avec l'oxyde de silicium, un isolant plus communément appelé "verre", et le nitrure de silicium, le cousin bizarre de l'oxyde. Il s'entend assez mal avec le cuivre et l'or, qui détruisent ses propriétés de semiconducteur.

Étapes et Procédés

Pour fabriquer des puces, il va falloir enchaîner les étapes de production sur ce wafer. C'est à la fois l'enchaînement (l'intégration des procédés) et la nature de ces étapes (le développement des procédés) qui va déterminer la route technologique. Et c'est les caractéristiques de cette route technologique, parfois appelée règles de dessin, design rules dans la langue de Kurt Cobain, qui vont déterminer le nœud technologique auquel correspond la puce : c'est le fameux nombre de nanomètres des marketeux.

Prenons un premier exemple simple de ce qu'est l'intégration de procédés : mettons que pour une raison ou une autre, vous vouliez avoir une couche d'oxyde de silicium sur la face arrière de votre wafer. Vous demandez à ce que votre ingénieur spécialisé en dépôt de couches minces vous dépose l'épaisseur d’oxyde de la densité voulue. Mais vous allez avoir besoin aussi d'une mesure d'épaisseur pour vérifier que sa machine a fait du bon boulot. Votre métrologue vous conseillera donc sa meilleure méthode de mesure pour ça ; par exemple, un coup d’ellipsomètre. Les bonnes pratiques pour déposer une couche d'oxyde sera donc quelque chose comme ça :

depot far 1

Mais sans aller dans les mesures complexes, vous allez de toute façon faire, après chaque étape de production, un contrôle optique du wafer pour vérifier s'il n'a reçu ni rayure ni poussières pendant le dépôt, ce qui indiquerait un mauvais fonctionnement de votre machine ou une mauvaise manipulation, ce qui nous donnerait ceci :

depot far 2

Ici, pour déposer un oxyde en face arrière, il va aussi être nécessaire d'inclure des étapes logistiques, par exemple de retourner les plaques. Manuellement ou pas :

depot far 3

Vous allez donc avoir un enchaînement d'étapes simples, que l'on appellera S pour Step, nécessaires pour réaliser un Procédé P. Pour notre dépôt de couche mince en face arrière, ça donnera ceci :

depot far 4

On remarque que l’intégration des procédés permet de résoudre des problèmes de développement de procédés : ici, il est normalement très difficile de faire un bon dépôt en face arrière, mais l’intégration permet de le faire facilement en décomposant en petites étapes simples avec des retournements de plaques... comme des crêpes.

Passons à un deuxième exemple plus complexe : pour un procédé de photolithographie, on va avoir en général une plaque pilote, qui va être traitée en premier, mesurée à l'aide d'un microscope électronique à balayage (MEB), et si elle est bonne, le reste du lot y passera.

photolithographie concept

Mais si elle n'est pas bonne, on retire la résine de photolithographie en stripping et on recommence. Le P de « litho » inclut donc aussi un procédé de stripping, optionnel, qu'on appelle le recyclage et qui ne sera activé que si la plaque « pilote » est mauvaise.

photolithographie procédé

D'un point de vue pratique, le Step correspond à ce que les wafers vont physiquement subir. Leur boîte sera chargée sur l'équipement, la machine outil de salle blanche spécifiée, avec un programme donné. Par exemple, pour l'étape de photothérapie, le Step indiquera quelle résine utiliser, quel programme d'illumination utiliser, quel masque utiliser. Une problématique très industrielle, donc. Le Procédé correspondra plutôt à une étape conceptuelle de l’empilement, comme l’ajout, le retrait ou la modification d’une couche sur le wafer.



Un poil avant ?

En cabine • Corsair HS80 Max Wireless

Un peu plus tard ...

Test • NZXT H6 Flow RGB

Les 7 ragots
Les ragots sont actuellement
ouverts à tous, c'est open bar !
par Baptiste B., le Mercredi 15 Novembre 2023 à 21h53  
par Jemporte, le Samedi 04 Novembre 2023 à 22h16
Ca démontre aussi l'avantage que procure une nouvelle gravure qui met littéralement la précédente au rencard, déployée pour des éléments plus secondaires. Parce que du 5,6,7nm reste dispo chez TSMC.
J'expliquerai pourquoi un peu plus tard mais c'est plus exactement vrai. T'as un gros ventre mou autour du 10nm, mais aujourd'hui il y a deux états de l'art, le 28 (fiabilité ) et le 5 et bientôt 3 (performance).
par linkin623, le Dimanche 05 Novembre 2023 à 09h56  
Merci pour cette intro !

Comme d'hab jemporte s'emporte
par Jemporte, le Samedi 04 Novembre 2023 à 22h16  
Dans cette course les investissements nécessaires sont des plus en plus délirants. Pour rappel ST Micro, le co-champion national avec l'Italie et la Suisse, a dû partager l'investissement de sa future usine 18nm DUV (très loin de 3nm EUV donc qui possèdera une densité globalement plus de 30 fois supérieure) avec Glofo et l'état français est venu a son secours avec une aide complémentaires européenne.
Du coup tout le monde, même les plus gros clients des graveurs n'ont plus les moyens pour faire partie des dernières technos.
Par exemple on se demandait pourquoi AMD abandonnait son haut de gamme GPU sur le RDNA4. Très simple : ils ont une part de la production TSMC 3 à 5 nm réservée et pas un mm² de silicium de plus et doivent choisir à quoi la laisser. Ils ont trouvé que les GPGPU des serveurs IA notamment à savoir par exemple les MI300 leur rapportaient plus (au mm² silicium dépensé ) que les GPU vidéo gaming et pro. Du coup ils ont zappé le HDG RDNA4 qui consommait le plus de surface et optimisent désormais leurs cores CPU en Zen 4c (même perfs que Zen 4 mais 1.5 de surface de moins). RDNA 4 plus compacts et exit le HDG.
Ca démontre aussi l'avantage que procure une nouvelle gravure qui met littéralement la précédente au rencard, déployée pour des éléments plus secondaires. Parce que du 5,6,7nm reste dispo chez TSMC.
par Un ragoteur bio de Bretagne, le Vendredi 03 Novembre 2023 à 10h56  
par Baptiste B., le Jeudi 02 Novembre 2023 à 19h23
ça ferait un sacré paquets de lutins et de tout petits burins.
Pratchett nous aurait donc menti ?
par davistos83, le Vendredi 03 Novembre 2023 à 04h05  
Merci, sujet très intéressant, a relire quand les autres épisodes sortiront.
par Baptiste B., le Jeudi 02 Novembre 2023 à 19h23  
par Un ragoteur bio du Grand Est, le Jeudi 02 Novembre 2023 à 17h34
Je suis choqué!

Je croyais vraiment que des armées de petits lutins orfèvres burinaient en choeur le dioxyde de silicium cristallin pour former les transistors...
ça ferait un sacré paquets de lutins et de tout petits burins.
par Un ragoteur bio du Grand Est, le Jeudi 02 Novembre 2023 à 17h34  
Je suis choqué!

Je croyais vraiment que des armées de petits lutins orfèvres burinaient en choeur le dioxyde de silicium cristallin pour former les transistors...