Ayar Labs réalise une puce mêlant die en silicium et die photonique

L'augmentation des flux de données au sein de nos machines rend petit à petit de plus en plus difficile la communication entre les éléments principaux de nos ordinateurs. Des domaines tels l'IA, le traitement des vidéos de grandes tailles ou le Big Data augmentent les besoins dans des interactions plus rapides entre le processeur et la mémoire, remettant en cause des années de développement de produits et de solutions informatiques, voire même l'organisation logique des architectures existantes. Mais il faut aussi des progrès sur le hard du hard, autrement l'électronique, la nanotechnologie et les process de fabrication des puces. Et l'un des successeurs des pistes électroniques est le passage aux format photonique, autrement dit en utilisant la lumière. Mais le passage de l'un à l'autre est loin d'être si évident dans la réalité, surtout si l'on souhaite intégrer une telle solution dans un seul et même ensemble que le CPU ou la mémoire.

C'est pour cela que Ayar Labs, une start-up californienne spécialisée dans le développement de produits photoniques, a mis au point un chiplet nommé TeraPHY qui permet la transition de données électriques vers des données électronique tout en étant intégrable dans le même boîtier qu'un CPU, GPU ou FPGA. L'ensemble utilise le procédé de gravure en 45 nm RF SOI - Radio Frequency Silicon on Insulator - de chez GlobalFoundries pour graver ensemble les parties électroniques et photoniques sur la même plaque de silicium, permettant d'avoir un côté interfacé purement électrique et l'autre avec une interface purement lumineuse.

Le TeraPHY module différents flux de lumière sans que celles-ci n'interfèrent entre-elles, permettant de ne pas à avoir à recourir à un système de correction d'erreur en réception

L'architecture est basée sur l'interface AIB pour la communication entre les chiplets, qui est un système certes venant de chez Intel, mais libre de droit et pourra donc être utilisé par d'autres fabricants à l'avenir sur les FPGA. Le TeraPHY intègre donc 24 canaux de cette interface, avec 20 signaux d'émission et 20 signaux de réception par canal, pour 1 GT/s sur chaque point sur le TeraPHY. C'est donc un signal "lent" mais divisé sur plusieurs branches, permettant au total 960 Gb/s en théorie tout de même. Pour réaliser l'exploit, le signal électrique est divisé en macros - qui représente les signaux d'émission/réception - qui passent au travers d'un système de modulation de signaux lumineux dans une fibre optique. Cette fibre peut contenir - grâce à la magie de la physique de la lumière - jusqu’à 8 longueurs d'ondes différentes sans encombre, qui transmettent chacune jusqu'à 32 Gb/s, ce qui fait que chaque macro peut transmettre jusqu'à 256 Gb/s sur sa fibre... ce qui est largement au-dessus de la capacité du canal AIB.

Visualisation détaillée de la construction de la puce

Au final, le chiplet actuel permet à chaque FPGA d'atteindre les 2,56 Tb/s pour les Intel Stratix, puisqu'ils utilisent 10 macros chacun. Niveau latences et consommation ? Là aussi c'est prometteur, avec une latence de 13 ns entre le FPGA et la laison optique, puis 5 ns/m de fibre, ce qui est au-dessus des circuits électroniques actuels. Avec un rapport de 1 à 2 pJ/bit, la consommation énergétique du TeraPHY est également très faible, donnant sur ce modèle une consommation totale de 4,7 W pour un débit excessivement élevé. Pour l'instant la technologie est cantonnée aux FPGA bleus, mais il est prévu de l'ouvrir à d'autres modèles au début de cette année 2020. EN outre, il est fort probable que la technologie servent par la suite d'autres puces, comme les GPU pour les liaisons HBM, voire pour des communications inter-puces PCIe au format fibre optique, mais il faudra encore attendre un peu pour voir cela apparaître dans nos PC. (source : WikiChip)