Le RISC-V se développe tranquillement, en route vers la haute performance

Il est toujours plus sexy de se palucher sur un i9 ou un EPYC que sur un ARM M3 basse consommation, les services marketing l'ont bien compris. L'image de marque a cependant un coût, et ce n'est pas sans raison que le nom "RISC-V" n'évoque pas grand-chose aux oreilles de grand public.

Il faut dire qu'une fondation ayant pour but de promouvoir une architecture libre a de quoi rendre perplexe bon nombre de sociétés (déjà que le principe d'un logiciel libre a du mal à passer chez certains, alors du matériel...), et pourtant le RISC-V continue son chemin. Dernière brique en date : la série 7 chez SiFive.

De quoi qu'il s'agit m'sieur ? Tout simplement l'implémentation la plus haute performance du RISC-V 64-bit qu'il soit, en compétition face au Cortex-A55 chez les anglais d'ARM pour se donner une idée du bouzin. La firme communique sur un gain de 60% du ratio CoreMarks/MHz, 40% pour celui des DMIPS/MHz, le tout sous une fréquence 10% en hausse par rapport à la série 5 précédente. Comment ? Déjà, par la présence d'instructions vectorielles, mais aussi via l'intégration d'un pipeline (in-order) à 8 étages dédoublé. Notez qu'il sera possible de relier jusqu'à 9 cœurs (sous l'architecture 8+1) par cluster, et même de caser plusieurs cluster par die. Le cache L2 sera en outre configurable selon la référence exacte du cœur, cette série se divisant entre les E7, les S7 et les U7, par ordre de performances croissantes. Seul les U7 seront suffisamment performants pour faire tourner un Linux complet, les autres devant se contenter d'une application opérant en temps-réel sur l'intégralité du proco, aussi appelés bare metal.

Le pipeline en question

Au niveau des applications, le maître-mot est l'efficacité énergétique dans des milieux temps-réel. Il est donc encore loin le temps où une machine grand public reposant sur un RISC-V sera commercialisée, mais on peut par contre prédire une avancée dans les serveurs, où, rappelons-le, le libre est déjà bien installé avec des pingouins dans tous les sens. Reste encore à voir le support et la durabilité, deux facteurs primordiaux pour cette clientèle ! Dans une perspective moins utopique, c'est typiquement ce genre d'IP (Intellectual Property, l'architecture de la puce) qu'il sera possible de retrouver dans les contrôleurs des claviers gaming ou des capteurs VR, deux domaines où la latence n'est pas acceptée. (Source : WikiChip)