Cocorico, une puce française à 96 cœurs et 6 chiplets !

Voici une nouvelle qui en fera rêver plus d’un. En effet, parmi les fantasmes des geeks orientés politiquement sauce libre et indépendance, se trouve d’un côté l’établissement durable de Linux comme OS pour tous, mais aussi le concept d’un CPU bien de chez nous, qui permettrait à l’Europe de s’affranchir de sa dépendance vis-à-vis des USA pour les appareils de calcul — qui a dit backdoors ?.

Et si nous n’évoquons pas souvent leur nom du fait d’une orientation du côté des microcontrôleurs, plus simples du point de vue de l’écosystème logiciel, STMicroelectronics est présent et bien implanté dans la vallée Grenobloise. Le fondeur français a, entre autres, un procédé de 28 nm FD-SOI manufacturé sur place, utilisé sur un projet ambitieux en collaboration avec le CEA-Leti.

Fort de la mode des chiplets et la prolifération des puces multicœurs, des chercheurs ont mis au moins un SoC massivement multicœur constitué de 6 chiplets de 4 clusters de 4 cœurs MIPS, montées sur un interposer (en 65 nm, pour sa part). Avec une taille totale d’environ 200 mm² et 22 mm² par chiplet, le bousin se nomme TSARLET et est loin des ténors du genre, ce qui est tout à fait logique puisqu’il ne s’agit que d’un concept, et que les moyens de développement d’une puce complexe ne sont pas encore près d’être engagés sans précédent succès dans ce domaine.

La voilà, la graine de tsar !

Au niveau logique, les cœurs sont des MIPS32v1, chaque cluster étant équipé de 256 Ko de L2 et 4 tuiles de 1 Mo de L3. Pour ce qui est du L1, il reste classiquement privé, intégré à hauteur de 16 Ko pour le L1-D, et 16 Ko également pour le L1-I. Tout comme les Threadrippers de première génération, le bousin est NUMA, ce qui signifie que les latences mémoires ne sont pas identiques en fonction de la localisation physique de la zone accédée. En clair, optimiser pour ce type de programme est plus complexe, mais cette problématique est loin d’être nouvelle ! Pour continuer sur les performances, la puce est capable de mouliner à 130 MHz à 0,5 V et jusqu’à 1,15 GHz si l’on pousse la tension à 1,1 V, donnant une puissance de calcul de 220 GOPS ; de quoi offrir une efficacité de 9,6 GOPS/W mesuré sur Coremark à 246 MHz très exactement (pour 0,6 V).

Bien évidemment, il n’est pas encore question d’une quelconque production de masse — difficile de faire quelque chose à destination du grand public à partir de cœurs MIPS, mais davantage d’une démonstration de l’expertise de la recherche dans le secteur. Espérons que cela se concrétise en des projets similaires destinés à la vente ! (Source : WikiChip)