Cadence continue son développement de puces pour l'IA avec le DNA 100

Si le nom de la firme vous est familier, Cadence avait déjà fait son petit tour sur le comptoir avec une technologie plutôt sympathique de gravure multi-couche sur silicium. Cependant la société fait aussi dans le design - ces fameux blocs d'IP (Intellectual Property), formant tout ou parti d'un SoC.

Non content de ses précédents TPU (Tensor Processing Unit, des accélérateurs dédiés au machine learning comme l'Intel Movidius), la firme à l'origine de l'accélérateur Vision P6 incorporé dans le CPU Helios P60 de chez Mediatek remet le couvert.

La nouvelle venue, nommée DNA 100, devrait surpasser le Vision C5 lancé l'an dernier d'un facteur 12. Gravée en 16-nm, l'une des grande force de la puce réside dans le support des matrices creuses (comprendre composées essentiellement de zéros, et donc où l'on peut aisément simplifier les calculs), permettant ainsi d'élaguer certaines phase de calcul des réseaux de neurones. La puce contiendra la bagatelle de 4 000 unités de multiplication-accumulation, soit un débit de 3,4 TMAC/seconde (Tera Multiply-Accumulate, on n'arrête pas le progrès !) sous ResNet-50.

Ces cœurs seront scalables, comprendre qu'il sera possible d'en combiner plusieurs pour toujours plus de puissance, et seront supportés par les grands frameworks d'IA du moment : TensorFlow ainsi que les copies sauces Android. Une compatibilité est également prévu pour PyTorch et MxNet, la solution d'Amazon. Niveau disponibilité, il faudra tabler sur décembre, avec des produit effectif pour le consommateur en vente vers avril. A quand dans des cartes PCI-e dédiées ?

(Source : EETimes)