Intel Architecture Day 2021 • Xe HPC et Ponte Veccio : les pros ne seront pas oubliés non plus sur les GPU !

Bien que l’Intel Architecture Day sauce 2021 se soit déroulée en distanciel en 2 grosses heures de présentation préréalisée — un grand classique désormais — ce n’est pas pour autant que les annonces effectuées ont été réduites. Entre Alder Lake et Sapphire Rapids, les bleus affirment leur présence sur le plan CPU, et Mont Evans leur assure une assise sur le maché des contrôleurs réseaux boostés. Cependant, côté GPU, c’est bel et bien convaincre qu’il faut, d’où la réalisation d’un bijou de technologie : Ponte Veccio, une carte 100 % datacenter.

Architecturalement, la puce est proche de X^e HPG : la structure en cœur/slice est conservée, tout comme les deux unités de calcul primaires, les Vector Engines (VE) et les Matrix Engine (XMX). Cependant, par rapport à la sauce grand public, les cœurs X^e HPC sont deux fois plus petits : 8 VE et 8 XMX, qui fournissent chacun respectivement 256 FLOPS en FP32/64 et 4096 FLOPS FP16 (ou 2048 en TF32) sur les opérations matricielles. Rajoutez 512 kio de cache privé, et voilà la brique de base de la microarchitecture X^e sauce HPC.

Si les cœurs sont plus petits que la mouture pour joueurs, les slices sont par contre bien plus volumineuses : pas moins de 16 cœurs chacune, accompagnés de leur unité de Ray Tracing mais dépouillé des Fixed Functions uniquement nécessaires aux calculs graphiques.

Tout comme Xe HPG, les slices peuvent être combinées ensemble dans une unité sémantique supplémentaire : la Stack. Autonome, cette dernière comporte un maximum de 4 slices, du L2 un Media Engine et 4 contrôleurs mémoire gérant la HBM2e — segment datacenter obligeant. Notez qu’une connexion spécifique est présente pour relier deux slices ensemble (par exemple via l’EIMB) : il devrait en résulter en une puce gigantesque !

Pour fournir des performances toujours plus importantes, Intel a incorporé des connexions nommées X^e Link permettant de relier ensemble plusieurs puces, ce qui n’est pas sans rappeler la belle époque du SLi/CrossFire, pour un maximum de 8. En interne, le protocole haute-vitesse est cohérent, autorise les synchronisations, les chargements/rangements ainsi que les transferts de données par paquets au moyen d’un switch.

Son fonctionnement est parfaitement illustré par Ponte Vecchio : véritable vitrine technologique rassemblant Foveros (technologie d’assemblage 3D), EMIB et X^e en chiplets ; la belle utilisera... le N5 de chez TSMC, une fois encore. Sur ce coup, les plans diffèrent de ceux de l’Architecture Day 2020, où Intel souhaitait possiblement intégrer des finesses de dernier cri (Intel 7 ? Intel 5 ?) sur les dies de calcul : les résultats n’ont pas dû être aussi bons qu’espérés ! Pour le die de Xe Link, la fabrication reste chez TSMC, mais en N7 ; et c’est uniquement le die de base, servant à la fois à Foveros et à l’EMIB, qui se retrouve gravé en Intel 7 pour y caser pas moins de 144 Mio de L2.

Pour résumer le monstre en chiffre : la bête dans son état actuel fournit plus de 45 TFLOPS en FP32, possède une bande passante mémoire de plus de 5 Tio/s et se connecte au système hôte en PCIe 5.0. Pour qui cela intéresserait, Intel propose des cartes individuelles, en assemblage par 4, ou encore des serveurs rassemblant un de ces assemblages avec 2 CPU Sapphire Rapids, histoire que vous n’alliez pas chez AMD.

Côté logiciel, c’est toujours à OneAPI que les développeurs vont avoir à faire. Unifiée entre CPU et GPU, la suite devrait être facile à utiliser pour porter un code préexistant sur Ponte Vecchio — tout du moins, selon les dires de la maison-mère. De toute manière, il y a peu de chance pour que la question se présente à vous dans l’immédiat, puisque les premières puces filent droit dans le supercalculateur Aurora américain, à l’Argonne Nationnal Laboratory. Pour en voir ailleurs, il va certainement falloir attendre des déclinaisons un peu moins coûteuses !