Intel Architecture Day 2021 • Sapphire Rapids enfin officiel, les chiplets arrivent pour les pros !

Avec son Intel Architecture Day 2021, la firme de Pal Gelsinger espère bien mettre l’eau à la bouche de toute sa clientèle, professionnels compris. C’est ainsi que, après un Alder Lake et des puces X^e toutes droites sorties du segment grand public vient le tour de la causette des Xeons sauce Sapphire Rapids. Bien que la majorité des informations techniques de cette génération ait déjà été mentionnée dans des précédentes fuites, la parole de la firme demeure toujours plus rassurante, particulièrement au niveau des aux attentes à avoir pour cette génération.

Alors que les CPU grand public passent en design hétérogène afin d’allier efficience énergétique et performance, les Xeon restent cantonnés à la haute performance épicétout. Point de E-core donc pour cette génération, mais un assemblage de 4 die identiques deux à deux — qui n’est, du coup, pas sans rappeler les deux premières générations de processeurs EPYC — reliés par la glue magique EMIB dans sa version avec un pitch de 55 microns.

Microarchitecturalement, ces Sapphire Rapids ne sont que relativement nouveaux, puisque les cÅ“urs embarqués ne sont ni plus ni moins que des P-cores dont les brides ont été retirées : AVX-512 et AMX sont cette fois-ci bien présents et activés, permettant pour le premier de réaliser des opérations vectorielles sur 512 bits et, pour le second, de tripatouiller des matrices dans la limite de tiles  de 1 kio. Rajoutez la crème qui fait des émules sur le segment grand public, à savoir DDR5 et PCIe 5.0 ; un L2 plus important que chez les particuliers, et vous obtenez l’assurance d’un placement juteux. Enfin, Sapphire Rapids sera parmi la nouvelle vague de produits cherchant à faire bon usage de la HBM, un type de mémoire plus rapide, moins énergivore, mais plus coûteuse grâce à un empilement 2,5 D. Cette dernière sera présentée, au choix, soit comme un nouveau niveau de cache, type L4, transparente aux yeux des développeurs, soit comme une région mémoire supplémentaire et adressable, mais pour laquelle les coûts d’accès sont modifiés par rapport à la mémoire standard en DDR5.

Pour autant, Intel conserve encore une grande part d’ombre sur sa future gamme : il n’est nulle part fait mention ni du nombre de cÅ“urs maximum, ni de la quantité de L3 total (seulement donnée pour dépasser les 100 Mio sur cette génération-là) bien que les bleus communiquent sur la possibilité de réaliser des configurations rassemblant jusque 8 processeurs sous un même capot grâce à 4 liens Intel UPI opérants chacun à 16 GT/seconde sur 14 lignes. Une caractéristique pratique pour les datacenters, mais qui ne fera pas basculer les consommateurs peu fortunés, avides de benchmarks et de résultats en situation réelle. Affaire à suivre, et à compléter lors des lancements officiels des produits !