Hard du hard • Anatomie du PCB d'un SSD

• Les mémoires NAND

Ce type de mémoire est très souvent présenté dans un boîtier TSOP 48 broches (avec 24 broches de part et d'autre de la puce) bien qu'on en voit apparaître de plus en plus dans un facteur de forme BGA (notamment chez Samsung et Toshiba).

Des puces NAND Micron 25nm asynchrones (cliquez, agrandir, tout ça)

Actuellement, la plus petite finesse de gravure qui est utilisée pour concevoir ces mémoires est de 15nm (soit 15x10-9 mètre !). Pour que les choses soient bien claires, cette valeur correspond au diamètre du plus petit connecteur reliant deux composantes du circuit intégré. A titre de comparaison, c'est environ 8000 fois plus petit qu'un cheveux d'adulte humain.

Il a été possible de déterminer que le diamètre d'un atome de silicium était de 0,1nm, ce qui sous entend que, dans un futur proche, lorsque la finesse de gravure en vigueur sera de l'ordre de 10nm, le connecteur en question aura un diamètre équivalent à un alignement de 100 atomes de silicium, ce qui est tout simplement incroyable. Et il arrivera alors un point où le nombre d'atome sera tellement bas que le comportement électrique qui en résultera relèvera plus de la physique quantique que de la physique classique. Ce sera alors probablement une nouvelle ère technologique qui s'ouvrira à nous. Et bien entendu, obtenir des mémoires avec des finesses de gravure toujours plus basses a pas mal d'avantages, notamment une consommation électrique moindre pour une densité de stockage plus importante et un coût de fabrication plus faible une fois que la technique est maîtrisée.

La structure planaire de base d'une NAND

A l'instar d'une EEPROM, la structure électronique d'une mémoire NAND repose sur un alignement planaire de transistors à effet de champ à grille métal-oxyde (MOSFET) possédants une grille flottante enfouie au milieu de l'oxyde de grille. Et pour que l'information soit stockée, on va chercher à piéger les électrons dans cette grille flottante en leur faisant traverser l'oxyde. Et pour cela, le méthode la plus fréquemment employée est le fameux effet tunnel, qui est un effet purement quantique assez complexe à décrire, qui s'obtient en appliquant une haute tension sur la grille de contrôle.

La grille isolée constitue un excellent piège à électrons permettant de garantir la rétention de charge pendant plusieurs dizaines années consécutives. Ce mécanisme de stockage de base s'appelle une cellule, et une mémoire NAND en contient quelques milliards, chacune pouvant stocker de 1 à 3 bits de données selon le type de mémoire produite. Concernant la NAND flash, il en existe de trois sortes :

• SLC (Single Level Cell) dans laquelle chaque cellule stocke 1 seul bit, soit 2 niveaux de charge
• MLC (Multi Level Cell) dans laquelle chaque cellule stocke jusqu'à 2 bits, soit 4 niveaux de charge
• TLC (Triple Level Cell) dans laquelle chaque cellule stocke 3 bits, soit 8 niveaux de charge

Pour écrire ou effacer une donnée, on applique différentes tensions aux points d'entrée de la cellule. Et contrairement à la lecture qui n'a aucune incidence sur l'usure de la grille flottante, l'écriture d'une information a pour effet secondaire de l'user progressivement. C'est la raison qui fait que ce type de mémoire a une durée de vie déterminée. En effet, il a été observé qu'une cellule de type SLC a une durée de vie de 100 000 cycles d'écriture/effacement. Et c'est là qu'interviennent les algorithmes de répartition de l'usure des cellules pour diminuer cet inconvénient (connus sous l'appellation Wear Leveling), mais ce traitement additionnel peut potentiellement provoquer certains ralentissements en écriture dus aux relocalisations successives des blocs de données.

Un assez gros inconvénient de la mémoire NAND par rapport à la mémoire NOR, est que la NAND a besoin d'un code correcteur d'erreur (ECC) pour assurer l'intégrité du stockage des bits de données. C'est la raison pour laquelle, une NAND contient des plages de stockage supplémentaire sur chaque page pour y stocker le code de correction, ainsi que d'autres données utilisées par le contrôleur au niveau de la répartition de l'usure, de la logique liée à la relocalisation de blocs, etc. En général, la taille de cet espace supplémentaire est de 16 octets par secteur de 512, bien qu'il arrive que les fabricants modifient parfois ce rapport en fonction du nombre de cellules contenus dans les matrices de transistors.

Il y a environ 5 ans, il a été émis l'idée de structurer ces cellules de façon à exploiter une organisation à la fois verticale et horizontale (3D) plutôt qu'en alignement planaire (2D) comme c'est le cas aujourd'hui. Et depuis, quelques gros fabricants travaillent d'arrache-pied sur ce concept novateur avec pour objectif d'entrer en production de masse dès que possible. Et avec sa nouvelle technologie V-NAND (le V symbolise la notion de verticalité), Samsung a tiré le premier en l'intégrant dans son modèle de SSD haut de gamme 850PRO, et ils annoncent déjà pouvoir fournir un SSD de 8To d'ici 2017 grâce à cette technologie.

L'innovation se place au niveau de la façon de retenir la charge électrique dans une cellule. Au lieu d'utiliser une grille flottante planaire MOSFET, Samsung utiliserait du nitrure de silicium (formule brute Si3N4) non-conducteur en couche, ce qui leur permettrait de palier les interférences entre cellules, et de pouvoir ainsi les empiler les unes sur les autres jusqu'à une hauteur de 32.

Paradoxalement, cette technique de piège à électrons utilisant du nitrure de silicium appelée « Charge Trap Flash » (CTF) a été initialement mise au point au début des années 2000 par AMD en collaboration avec Fujitsu pour créer une autre forme de mémoires NOR et NAND beaucoup moins coûteuses à produire.