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Le NVMe 2.0 ajoute le support des disques durs ! Ça y est, RIP SATA ?

Après la version 1.4 de 2019 et sa dernière révision 1.4b lancée en septembre 2020 du NVM Express ou Non Volatile Memory Host Controler Interface Specification, voici qu'arrive déjà le NVMe 2.0, dont les détails ont officiellement été publiés le 3 juin dernier ! Naturellement, la nouvelle version introduit bon nombre de fonctionnalités destinées à donner à la machine hôte un meilleur contrôle du support NVMe et d'améliorer les performances générales des SSD. Voici la (petite) liste complète de ce qui est nouveau avec le NVMe 2.0 :

 

nvme 2 0 new features

 

Le plus gros changement et qui retiendra surtout l'attention est bien la nouvelle compatibilité du protocole NVMe avec les bons vieux disques durs mécaniques ! Un ajout assez inattendu, alors qu'aucun disque à plateaux contemporain n'arrive pourtant vraiment à saturer la bande passante du SATA 3. Par contre, il s'agit vraisemblablement d'anticiper les prochaines grandes évolutions des disques durs et la démocratisation des nouvelles technologies comme Mach.2 chez Seagate — dont les premiers exemplaires ont été officialisés récemment et qui peuvent déjà atteindre des débits de 524 Mo/s, très proches du maximum d'un SSD SATA ! On imagine que ce changement a donc avant tout été introduit pour le monde professionnel, entreprise et centres de données, pour commencer. 

 

De ce fait, il semble assez évident que le NVMe 2.0 cache aussi une volonté de simplification de l'écosystème et de n'avoir à terme plus qu'un seul connecteur unique, notamment dans le cadre du NVMe Over Fabrics pour des grands réseaux de stockage performants avec des latences très faibles. Il n'en faudra donc pas plus non plus pour y voir le début de la fin très probable et déjà longtemps attendue du SATA, qui n'a de toute façon plus évolué depuis une éternité (12 ans !), et d'entrevoir déjà un avenir où les cartes mères n'auront plus que de l'interface compatible NVMe sur leur PCB et où les disques durs seront tous en NVMe, de même que les SSD. Un protocole pour les gouverner tous, comme l'USB4 ?

 

nvme 2 0 new generation

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par Guillaume L., le Mardi 08 Juin 2021 à 06h51  
par HardBitFr, le Lundi 07 Juin 2021 à 22h23
Rigole pas, ce sera très certainement le futur d'ici peut-être 2025 (au plus tôt) et ce, même en tant que connectique interne. Ca se confirme de plus en plus vu les évolutions.

En même temps, l'USB 4 fait déjà passer du PCIe et du DP. Il n'y a qu'un pas pour que le NVMe y transite aussi.

Ca arrivera probablement dès que les coûts seront assez drastiquement baissés pour faire passer du PCIe assez loin via un cable USB. Peut-être avec l'USB 5 ?

En tout cas ce serait le rêve. Si le consortium USB fait pas de la merde et force la gestion du NMVe obligatoire pour le Host, Hub et Device, on pourrait booter sur n'importe quel device ayant un disque soudé mais équipé d'un port USB type C.
Heu oui, c'est déjà le cas avec le TB3, donc par transposition à l'USB4 qui utilise exactement le même protocole...

Quant au boot par ce type de port, pareil, c'est toujours possible en théorie, puisqu'une couche de sécurité doit se mettre en place normalement - ou alors, sur le TB4, qui est ouvert à tout le monde maintenant -pour faire des accès UEFI.

Enfin, pour les types de câbles, pareil, des longueurs acceptables en PCIe sont déjà prévues, et sur les dernières cartes Z590 on peut voir (je t'invite à checker nos tests) des composants dédiés à cette tache, les redrivers. Car ici, c'est plus un problème électronique que de standard, et ça ne sera pas utile à tout le monde des câbles en PCIe 3.0 x4 de 2 mètres de long
par Guillaume L., le Mardi 08 Juin 2021 à 06h46  
par HardBitFr, le Lundi 07 Juin 2021 à 22h23
Ca bouffe inutilement des ports PCIe en plus de surchauffer comme pas possible là où c'est tout seul, c'est à dire généralement en dessous d'un GPU, près du southbridge ou derrière la carte mère.
Ah, et tu as un test pour étayer cette thèse ? J'en serai curieux, d'autant plus que souvent le port principal est au-dessus du GPU, et que même tu as des radiateurs. Quand à la surchauffe, elle est réelle pour le contrôleur uniquement, puisque les NAND chauffent relativement peu, et que ce souci doit se régler progressivement.

Par contre je reste d'accord sur le U.2, enfin bon pour les particuliers très peu de changement, tout le monde ne se fait pas 10 To de SSD NVMe non plus...
par HardBitFr, le Lundi 07 Juin 2021 à 22h23  
Idem que mes voisins, à mort les disques sans câble déporté.

Ca bouffe inutilement des ports PCIe en plus de surchauffer comme pas possible là où c'est tout seul, c'est à dire généralement en dessous d'un GPU, près du southbridge ou derrière la carte mère.
En plus de sévèrement limiter le nombre de disques disponibles total sachant que les jeux bouffent de plus en plus de place (certains prennent maintenant 200Go sans un seul mod, un seul jeu).

Ils auraient clairement dû utiliser le U.2 à la place.
par _m_, le Dimanche 06 Juin 2021 à 09h45
L'USB 4.0?
Rigole pas, ce sera très certainement le futur d'ici peut-être 2025 (au plus tôt) et ce, même en tant que connectique interne. Ca se confirme de plus en plus vu les évolutions.

En même temps, l'USB 4 fait déjà passer du PCIe et du DP. Il n'y a qu'un pas pour que le NVMe y transite aussi.

Ca arrivera probablement dès que les coûts seront assez drastiquement baissés pour faire passer du PCIe assez loin via un cable USB. Peut-être avec l'USB 5 ?

En tout cas ce serait le rêve. Si le consortium USB fait pas de la merde et force la gestion du NMVe obligatoire pour le Host, Hub et Device, on pourrait booter sur n'importe quel device ayant un disque soudé mais équipé d'un port USB type C.

Par contre pour l'USB 4, ils sont retombés dans leurs même conneries que l'USB 3:
- USB4 Gen 2×1
- USB4 Gen 2×2
- USB4 Gen 3×1
- USB4 Gen 3×2

C'est si difficile de nommer ça USB 4.0.1, 4.0.2, 4.0.3 et 4.0.4 ?!
par Route-a-Baga, le Lundi 07 Juin 2021 à 09h14  
par Guillaume L., le Lundi 07 Juin 2021 à 08h09
Alors c'est quand même le cas au niveau du chipset ce genre de chose, donc ce n'est pas tant impossible que ça (et ce serait le principal intérêt du PCIe 5.0)
ça ajoute aussi un délai de transaction et de traitement des données.
par Guillaume L., le Lundi 07 Juin 2021 à 08h09  
par Un ragoteur RGB en Auvergne-Rhône-Alpes, le Dimanche 06 Juin 2021 à 22h17
J'ai en effet en mémoire ce qui se faisait au bon vieux temps du 2.0. Mais cela m'étonnerais que ça ne soit plus possible avec les dernières révisions.
Pour moi switch, c'est quand ça reste du PCIe, alors qu'un bridge connecte aussi d'autres types de bus (genre du SATA pour un chipset).
Ah je retiens pour le terme, ça semble plus cohérent comme ça. Pour les révisions de switch, j'ai vu des outils de ce genre en 1.0 et 2.0 en effet, mais rien en 3.0 et 4.0 . À voir si avec le PCIe 5.0 et le CXL, il y a moyen de revoir ce genre de technique.
par Route-a-Baga, le Dimanche 06 Juin 2021 à 22h31
C'est entre-autre pour ça que j'ai répondu oui et non, on ne peut pas avoir une fraction de ligne pcie en fonction du périphérique adressé dessus et ainsi allouer le surplus de bande passante à un périphérique plus gourmand, c'est un niveau utopique de flexibilité qui serait demandé à ce niveau.

Après cette impression de gâchis est surtout dû au fait que le PCIe 5.0 va envoyer du gros pâté hénaff dont on ne saura plus quoi faire
Je sens que les nerdz qui compilent des gentoo quotidiennement vont pulluler
Alors c'est quand même le cas au niveau du chipset ce genre de chose, donc ce n'est pas tant impossible que ça (et ce serait le principal intérêt du PCIe 5.0)
par Route-a-Baga, le Dimanche 06 Juin 2021 à 22h31  
par _m_, le Dimanche 06 Juin 2021 à 10h21
Mais un disque occupera toujours au moins une ligne, même si il ne consommera qu'1/10e de sa capacité.[...]
C'est entre-autre pour ça que j'ai répondu oui et non, on ne peut pas avoir une fraction de ligne pcie en fonction du périphérique adressé dessus et ainsi allouer le surplus de bande passante à un périphérique plus gourmand, c'est un niveau utopique de flexibilité qui serait demandé à ce niveau.

Après cette impression de gâchis est surtout dû au fait que le PCIe 5.0 va envoyer du gros pâté hénaff dont on ne saura plus quoi faire
Je sens que les nerdz qui compilent des gentoo quotidiennement vont pulluler
par Un ragoteur RGB en Auvergne-Rhône-Alpes, le Dimanche 06 Juin 2021 à 22h17  
par Guillaume L., le Dimanche 06 Juin 2021 à 16h34
De mémoire, les switchs actuels (pour les révision 3.0 et 4.0) ne permettent que de séparer les lignes en plusieurs éléments, pas de superposer les données.

Par contre, c'est l'un des rôles du chipset, le terme pour ce genre d'application c'est plutôt un bridge, mais à vérifier (je n'ai pas trouvé de bridge pour les dernières normes PCIe)
J'ai en effet en mémoire ce qui se faisait au bon vieux temps du 2.0. Mais cela m'étonnerais que ça ne soit plus possible avec les dernières révisions.
Pour moi switch, c'est quand ça reste du PCIe, alors qu'un bridge connecte aussi d'autres types de bus (genre du SATA pour un chipset).
par Guillaume L., le Dimanche 06 Juin 2021 à 17h51  
par _m_, le Dimanche 06 Juin 2021 à 17h38
Oui, c'est ce que je me disais après avoir posté, un chipset X570 propose 16 lignes, alors qu'il n'est relié au CPU qu'au travers de 4 lignes, donc il doit faire un truc comme ça, aiguiller tel ou tel périph au CPU, en fonction de la demande.

Et concaténer 4 lignes PCIe 3.0 dans 2 lignes PCIe 4.0 ou une seule ligne PCIe 5.0, il saurait faire ça, le chipset?
Théoriquement oui, c'est déjà un peu le cas avec le 4.0 ou le 3.0 avec différents périphériques (USB, Réseau, SATA...)
par _m_, le Dimanche 06 Juin 2021 à 17h38  
par Guillaume L., le Dimanche 06 Juin 2021 à 16h34
De mémoire, les switchs actuels (pour les révision 3.0 et 4.0) ne permettent que de séparer les lignes en plusieurs éléments, pas de superposer les données.

Par contre, c'est l'un des rôles du chipset, le terme pour ce genre d'application c'est plutôt un bridge, mais à vérifier (je n'ai pas trouvé de bridge pour les dernières normes PCIe)
Oui, c'est ce que je me disais après avoir posté, un chipset X570 propose 16 lignes, alors qu'il n'est relié au CPU qu'au travers de 4 lignes, donc il doit faire un truc comme ça, aiguiller tel ou tel périph au CPU, en fonction de la demande.

Et concaténer 4 lignes PCIe 3.0 dans 2 lignes PCIe 4.0 ou une seule ligne PCIe 5.0, il saurait faire ça, le chipset?
par Guillaume L., le Dimanche 06 Juin 2021 à 16h34  
par Un ragoteur qui draille en Auvergne-Rhône-Alpes, le Dimanche 06 Juin 2021 à 10h27
Cela existe, c'est un switch PCI-E. Mais ça coûte "cher" à mettre en œuvre.
De mémoire, les switchs actuels (pour les révision 3.0 et 4.0) ne permettent que de séparer les lignes en plusieurs éléments, pas de superposer les données.

Par contre, c'est l'un des rôles du chipset, le terme pour ce genre d'application c'est plutôt un bridge, mais à vérifier (je n'ai pas trouvé de bridge pour les dernières normes PCIe)
par Un énarque des ragots du Grand Est, le Dimanche 06 Juin 2021 à 12h59  
par src386, le Samedi 05 Juin 2021 à 19h24
On va donc pouvoir dire "disque dur SSD" bientôt
Plutôt "disque dur NVMe"
par Un ragoteur qui draille en Auvergne-Rhône-Alpes, le Dimanche 06 Juin 2021 à 10h27  
par _m_, le Dimanche 06 Juin 2021 à 10h21
Est-ce que vous savez si au moins on peut faire cohabiter plusieurs périphérique sur la même ligne? (qui communiquent alternativement) ou bien est-ce que tout est figé au démarrage?
Cela existe, c'est un switch PCI-E. Mais ça coûte "cher" à mettre en œuvre.