Cadence IP permet de rendre plus accessible le PCIe 5.0 sur les SOC en 5 nm

Alors que le PCIe 4.0 n'avait pas fait d'énormes échos dans le monde de l'industrie informatique, la cinquième révision du bus de connexion semble attirer beaucoup plus d'enjeux pour les entreprises. Certes, cela fait encore débat sur l'intérêt potentiel envers le grand public et de savoir si oui ou non les futurs CPU mainstreams bleus ou rouges en seront équipés, toutefois nous sommes quasiment certains que les versions pour le HEDT et les datacenters seront équipées du PCIe 5.0 et du CXL 1.1 au minimum. Et pour intégrer cette technologie, il ne faudra pas que des CPU adaptés, mais aussi des composants pour adapter le signal et des contrôleurs qui prennent en charge cette révision. C'est donc pour s'adapter aux différentes évolutions dans ce domaines que Cadence sort toute une série d'IP - des blocs à intégrer dans une puce - prêts à l'emploi pour le node N5 de chez TSMC.

Le principe est simple : n'importe quel utilisateur de ce node chez TSMC pourra acheter des blocs de contrôleurs prêts à l'emploi pour les mettre dans leur SoC, autrement dit la puce finale. La connectivité se fait via un système PHY, le standard pour les communications matérielles de bas niveau, et est totalement documentée par Cadence. De ce fait, cela rend ce type de design facile à intégrer dans les contrôleurs plus récent en N5, et là vous êtes libres d'extrapoler au possible : contrôleur NVMe, GPU, accélérateur, puce réseau... L'intérêt est de pouvoir fournir à moindre cout l'industrie en PCIe 5.0, en ouvrant le plus de nodes que possible : N7, N6, N5 et bientôt N3, qui risque d'arriver d'ici l'année prochaine. De plus, cela permettra de choisir des solutions de chiplets si besoin qui correspondent aux besoins du moment : taille, rendement énergétique, performances... Il y a donc de fortes chances que le PCIe 4.0 voit sa vie tout aussi courte que l'avait annoncé PCI-SIG il y a quelques années. (source : Cadence IP)