496 coeurs RISC-V, ça vous dit ?

Dans la série des accélérateurs open-source, le projet Celerity est parmi les plus prometteurs. Bien qu’il ne soit réalisé que par une vingtaine d’étudiants en provenance de l’université de Michigan, Cornell et Washington, cela ne l’empêche pas de faire part d’une initiative plus large : CRAFT (Circuit Realisation at Faster Timescale), un programme de la défense américaine visant à réduire le temps de développement d’une puce. Actuellement, ce délai se mesure en années, là où certains rêveraient de mois, voire de semaine.

L’implémentation, présentée au VLSI 2019, en est à sa seconde itération, et se compose de trois grands blocs logiques. La première, dédiée aux opérations génériques — un CPU standard, en somme — se base sur cinq cÅ“urs RISCV Out-of-Order, s’occupant également de contrôleur tels ceux gérant la mémoire. La seconde partie, massivement parallèle, incorpore la bagatelle de 496 cÅ“urs (RISC-V toujours, mais cette fois-ci basse consommation et In-Order), interconnectés dans un mesh (c’est-à-dire que chaque cellule est directement connectée à quatre voisins : ceux de dessous, dessus, gauche et droite), un choix similaire à Intel sur sa Scalable Platform. Enfin, la dernière partie correspond à un ASIC dédié au machine learning : un accélérateur de réseaux de neurones binarisé (BNN).

Au niveau technique, le die qui en résulte est minuscule : 5 mm x 5 mm, ce qui permet tout de même de caler 385 millions de transistors grâce au procédé 16 nm de TSMC... Et si jamais vous êtes intéressé, l’implémentation RTL est libre et disponible sur le site du projet. Pour sûr, nous sommes encore loin des SoC de NVIDIA ou les énormes FPGA bleus, mais il est rassurant de voir le RISC-V continuer sa course sur des chemins libres. Pourvu que cela dure ! (Source : WikiChip)