AMD dévoile davantage sa future architecture Zen

AMD a profité du congrès Hot Chips pour parler du futur de son architecture Zen et des puces qui pourraient en découler. On a pu déjà avoir des informations à ce sujet avec quelques révélations au sujet de la puce Summit Ridge, ainsi qu'hier soir avec une fuite de la plaquette de présentation que l'on a pu récupérer cette nuit au sujet des CPU Complex. AMD y présente tout un tas de chiffres et de graphiques que nous allons passer en revue ensemble.

Comme on l'avait déjà vu, Zen promet 40% d'IPC supplémentaires par rapport à l'architecture Excavator. Robert y a vu un moyen de faire mousser le produit et la chose est donc ici relativement présentée comme "40% plus de performances", même si dans la pratique il faudra de multiples tests pour estimer le gain en usage réel. Sur le papier, on a donc une architecture plus efficace et aussi plus économe en énergie, pour finir d'enterrer l'ancienne gamme du constructeur et revenir jouer sur les plates bandes du concurrent.

Les promesses sont grandes avec Zen. On se retrouve avec quelque chose de très proche de ce que fait Intel, les coeurs ayant un cache L2 qui leur est propre et un cache L3 unifié par bloc de quatre coeurs, formant un CPU Complex. On retrouve dans ce tableau tout ce que l'on a pu apprendre jusque là , avec tout le détail apporté à la gestion du cache. On a parlé du cache L3 unifié sur Zen, mais ça n'est pas la seule chose qui change puisque le cache L1 qui était de type write-through sous Bulldozer, sera write-back sur la nouvelle architecture.

C'est même une grosse refonte au niveau du cache -comme du front-end- par rapport a Jaguar et Excavator. Le cache L3 est donné comme cinq fois plus performant, le cache L2 doublerait presque ses performances, tout cela grâce à l'utilisation de SRAM pour ces derniers. Du côté du cache L1, les performances devraient aussi être presque doublées et celui-ci se sépare en deux. On a le cache L1i de 64ko pour les instructions et le L1D de 32ko pour les données. Pour le cache L2, ça sera 512ko par coeur et un CPU Complex (quatre coeurs) se partagera 8Mo de cache L3 (soit 2Mo par coeur).

Pour rester dans ce qui change grâce à ce nouveau cache, le transfert de données depuis ce dernier vers une FPU (unité de calcul en virgule flottante) est maintenant plus rapide. C'est ici que le cache micro-op fait son boulot en améliorant les prédictions de branchement et en permettant au scheduler d'accélérer la cadence. En parlant de ces derniers, les lignes d'exécutions ont été augmentées avec quatre destinées aux branchements et calculs (ALU) et deux aux opérations mémoire (AGU), à l'instar de ce qu'on trouve chez Intel. Puisqu'on trouve deux schedulers dans l'architecture (la FPU n'est pas la seule à en avoir l'usage) ces modifications profitent aussi à la partie traitant les nombres entiers, on se retrouve ainsi avec deux blocs de traitement qui sont maintenant considérés comme des coprocesseurs indépendants, soit une des grosses lacunes des générations Bulldozer à présent comblée.

On a déjà eu le détail d'un CPU Complex hier, mais pour nous assurer que la fuite était bien une copie du document officiel, il est toujours bon d'en remettre une couche. On a donc exactement la même présentation avec quatre coeurs équipés de 512ko de cache L2 et se partageant 8Mo de cache L3 dans un module nommé CCX. En plus de tout cela, AMD offre à son architecture Zen du Simultaneous Multi-Threading (ou SMT), chaque coeur ayant deux threads, exactement comme Intel le fait sur ses puces depuis 2002 sous le nom d'Hyper Threading. Encore un bon point dans le but de combler l'écart qui s'était creusé entre les technologies des deux géants.

Une présentation AMD n'est pas réellement complète sans un tableau comparant les nouveautés avec ce qui était déjà disponible. Fait amusant, on n'a pour une fois pas de colonne pour un produit de la concurrence, Excavator se retrouvant seul (et sans argument) face à Zen. Un moyen détourné de présenter deux nouvelles fonctionnalités qui sont exclusives à l'architecture d'AMD, CLZERO (qui vide le cache) et PTE Coalescing (combinant les données).

Tout ça mis ensemble, AMD a de quoi présenter une architecture plus performante (promettant même de hautes performances en fonction du nombre de CCX embarqués), plus souple aussi (permettant de remplacer un CCX par un GPU par exemple), plus rapide (merci la nouvelle politique de cache), avec du multithreading et le tout sans trop consommer pour s'adapter à tous les besoins. Un carton plein qui devrait promettre un bel avenir aux puces Zen qui mettent gentiment l'accent sur le traitement initial des instructions. Mais - car il y a toujours un "mais" - il faudra avoir la certitude que ces informations sont réellement ce que l'on pourra voir arriver sur le marché en 2017, car AMD nous a habitués à une communication forçant bien trop souvent le trait, chose qui est devenue pire avec l'arrivée de Robert Hallock.

La dernière page de la plaquette (dont nous avons mis en couleur la partie qui nous chagrine) ne donne vraiment pas l'impression que cette "révélation" soit tout à fait ce que l'on aura à s'offrir l'année prochaine. Espérons que ce petit laïus de fin ne soit qu'un excès de prudence venant d'une firme américaine habituée aux recours collectifs et que Zen répondra effectivement à toutes ses promesses pour enfin avoir de la concurrence dans le monde des CPU.