Intel Architecture Day 2020 • Les nouveaux plans des bleus, 18 mois plus tard

Le 10 nm pour tous : Willow Cove arrive sur Tiger Lake

Avec la fin de la stratégie Tick Tock d’Intel — une réduction de la finesse de gravure, suivie d’une réorganisation micro architecturale l’année suivante — et de la tentative PAO de Sky/Kaby/Coffee Lake — la même chose, rajoutant simplement un refresh « d’optimisation » — Intel a fini par découpler le rythme de sortie des technologies de lithographie des progrès au niveau de l’organisation logique. Cela signifie que Tiger Lake, la future révision des processeurs bleus, utilisera à la fois une technologie de gravure revue, mais bénéficiera aussi de modification en interne... Du moins, sur papier ! Voyons ensemble ce que ces deux aspects nous réservent.

10 nm SuperFin : pas un nouveau nœud, mais une maîtrise enfin satisfaisante

L’histoire est désormais classique : trop gourmand sur ses contraintes techniques, Intel s’est pris les pieds dans le tapis sur le 10 nm, accusant des années de retard faute d’une rentabilité suffisante. Ces années seraient désormais dernières, car le 10 nm+ utilisé sur Tiger Lake bénéficiera de nombreuses améliorations garantissant des gains significatifs en performance.

Commençons par le plus évident : Intel a (enfin) décidé d’arrêter sa nomenclature à base de « + ». L’opération est de bonne guerre, puisque les concurrents ne se privaient par avec un 12 nm et un 10 nm dérivés du 14 nm chez Samsung par exemple. Le patronyme choisi pour cette nouvelle mouture est le 10 nm SuperFin, qui équipera les prochains CPU et une partie des GPU de la firme.

Avec ce nouveau nom viennent également de nouvelles promesses : ce nœud devrait s’affiner au fil du temps (amateurs de jeux de mots, bonjour), ce qui permettrait d'améliorer de plus de 15 % les performances pour un même courant de fuite, soit autant que la mise au point d’un nouveau nœud. À leur charge, il faut dire que le 10 nm était tellement catastrophique à sa sortie qu’une forte hausse de performance était clairement à prévoir.

Pour ce procédé nouvellement mis au point, Intel tente le grand écart en mélangeant les termes génériques d’un transistor (gate pitch, source et drain) avec les technologies déjà existantes sur le 10 nm (dès l’I3-8121U Cannon Lake) tels le COAG (Contact-Over-Active-Gate) ou la présence de cobalt.

Rajoutez à cela le Self Aligned Quad Patterning, un mécanisme permettant de mieux ordonner les transistors pour une densité en hausse, ainsi qu’un matériau à haute constante diélectrique basé sur un empilement de couches fines pour les couches métalliques, et voilà le travail : Tiger Lake possède (enfin) des bases solides pour laisser à Willow Cove, l’architecture sous-jacente, le potentiel de s’exprimer.

Évidemment, tout cela serait bien morne sans le traditionnel cliché du joli wafer bien gravé, que voici. Si vous êtes courageux, il doit être possible de deviner la taille de die en comptant le nombre de puces par galette, et ainsi obtenir une idée des gains depuis Ice Lake... mais nous nous cantonnerons ici aux déclarations officielles.

Tiger Lake est dans la place !

Willow Cove: un Sunny Cove agrémenté de connexions nouvelles

Pour Tiger Lake, aucune caractéristique commerciale (nombre de cœurs ou prix) des modèles n’a été dévoilée, mais le bousin est en production : comprenez ici qu’Intel prépare ses stocks avant la déferlante, espérons-le avant Noël. Cependant, le côté technique était bel et bien présent, avec son lot de nouveautés.

Architecturalement, Willow Cove est très (trop ?) proche de Sunny Cove, avec son back-end à 10 ports ; et la seule nouveauté x86 réside dans les extensions CET, permettant de garantir une sécurité toujours plus sévère sur les applications le désirant afin de limiter les risques de piratage logiciels. Non, pour retrouver du neuf, il faut soit aller dans les caches, avec un nouveau L2 non-inclusif de 1,25 Mo, soit dans la partie graphique X^e LP à 96 EU et 3,8 Mo de cache L3 qui fera l’objet de la page suivante. Notez la présence d’un accélérateur de réseau de neurones, l’Intel GNA, qui pourra servir pour des tâches légères comme l’isolation de voix, à la manière de RTX Voice. Pour le reste des caches CPU, le L1-D reste à 48 Ko, et le L3 compte 12 Mo maximum, non-inclusif lui aussi, et les bandes passantes ont dû prendre un gros coup de boost, avec près de 86 Go/s vers la mémoire (auxquels s’ajoutent 46 Go/s pour l’iGPU), et deux fois plus de communication entre les différentes composantes du SoC grâce à un système en double anneau — contre un simple précédemment.

À cela s’ajoutent les progrès de gravure, autorisant des fréquences bien supérieures (Intel mentionnait plus de 4,5 GHz) ou une consommation bien en deçà d’Ice Lake à fréquence égale : sur papier, Tiger Lake a largement de quoi séduire !

Par contre, les connectiques dépassent quant à elles l’évolution attendue. En effet, le SoC sera compatible PCIe 4.0 — nous n’en attendions pas moins —, mais également Thunderbolt 4 (cela avait déjà été annoncé), USB 4.0, LPDDR4-4267, DDR4-3200 et LPDDR5-5400. De quoi rendre fous les clients avides d’équipements flambant neufs, mais, dans la pratique, il faudra prendre son mal en patience le temps que le matériel compatible se répande. Pour rajouter un dernier chiffre, Intel semble fier de son contrôleur PCIe 4.0 embarqué, qui ferait gagner près de 100 ns par rapport à celui présent dans le chipset (PCH). Enfin, la gestion de la fréquence n’est pas en reste, puisque les bleus communiquent sur un nouveau module de gestion de la tension/fréquence (DVFS, pour Dynamic Voltage Frequency Scaling), sur lequel aucun détail n’a réellement été prononcé, mais nous suspectons fortement une inspiration du côté des rouges avec un fonctionnement proche du PBO.

Alder Lake : Du flou, pas grand-chose de plus

Si Alder Lake a été au centre de nombreuses fuites le mois dernier, Intel s’est montré extrêmement laconique sur son existence. Bien que confirmée, les bleus ont été avares en détail sur son implémentation, tout juste sait-on que l’architecture sera bien hétérogène et utilisera une nouvelle fois l’empilement Foveros, avec cette fois-ci l’emphase sur la haute performance. Inutile de répéter nos doutes sur l’efficacité haute performance d’une puce basée sur des CPU aux design différents (le big. LITTLE d’ARM s’en servant avec succès pour économiser de la batterie, mais sûrement pas pour améliorer les performances brutes), ce point devra être éclairé plus tard, probablement à la sortie d’Alder Lake même, c’est dire qu’il faudra être patient !