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Zen 3 de plus en plus avéré dans le noyau Linux

Au niveau des numérotations des versions du noyau Linux, la prochaine se profile pour être la 5.5, mais au niveau des patchs, c’est dans la 5.6 que sont ajoutés les changements majeurs. Et parmi ceux-là, certains croustillent : en effet, il est question de Zen3, la future microarchitecture des rouges, alors même que Zen2 vient tout juste de terminer son tour complet avec les versions mobiles et HEDT du CES.

 

Alors que les modifications précédentes ne concernaient encore que des mises à jours des drivers des sondes thermiques, cette fois-ci les choses sont plus sérieuses. Déjà, nous remarquons l’arrivée de deux nouveaux périphériques dans le pilote gérant les ponts nord d’AMD, d’identificateur 0x1654 et 0x1653, tous deux de la famille 19 h, elle-même associée à Zen3 si la numérotation suit son ordre logique.

 

amd ceo lisa su ces 2020

Après les chiplets, du 7 nm et 64 cœurs, les attentes sont hautes pour Zen3 !

 

Ce n’est pas tout, car des modifications ont également été apportées sur le système de détection et de corrections d’erreurs (AMD EDAC/MCE) : aucun doute, Zen3 est en préparation voire en test en interne chez les rouges ! Bien sûr, cela ne signifie en rien que le produit est prêt pour les consommateurs — il faut pour cela que les commandes soient passées et honorées par les fondeurs, et que l’emploi du temps marketing concorde avec celui de la technique — mais cela est plus qu’encourageant ! (Source : Phoronix)

Un poil avant ?

Panther et Phantom Canyon se dévoilent, des NUC 11 sauce Tiger Lake et Xe Graphics !

Un peu plus tard ...

Une 2080 Super... mobile en approche ?

Les 19 ragots
Les ragots sont actuellement
ouverts à tous, c'est open bar !
par Un médecin des ragots en Auvergne-Rhône-Alpes, le Mercredi 22 Janvier 2020 à 02h03  
permis*
par Un médecin des ragots en Auvergne-Rhône-Alpes, le Mercredi 22 Janvier 2020 à 02h01  
par HaVoC, le Mercredi 22 Janvier 2020 à 01h45
Les tests montreront bien ce qu'il en sera au final .
Car bon pourquoi AMD unifierait son cache L3 si ça n'apportait pas de
gain ?
Probablement pour une raison qui nous échappe qui a permise d'unifier
le L2 par module dans Bulldozer.
par HaVoC, le Mercredi 22 Janvier 2020 à 01h45  
par Unragoteursansespace en Auvergne-Rhône-Alpes, le Mercredi 22 Janvier 2020 à 01h34
[...]

AMHA il aurait été plus judicieux d'unifier une fraction du L3 en
introduisant un L4 délocalisé sur le cIOD à quantité de cache fixée.
Les tests montreront bien ce qu'il en sera au final .
Car bon pourquoi AMD unifierait son cache L3 si ça n'apportait pas de gain ?
par Unragoteursansespace en Auvergne-Rhône-Alpes, le Mercredi 22 Janvier 2020 à 01h34  
par HaVoC, le Mercredi 22 Janvier 2020 à 00h48
Pour Zen 3 on ne va pas augmenter à nouveau la quantité de cache, mais
unifier le cache L3 dans un CCD.
Bref un CCD de 8C/16T avec un cache L3 unifié.
Et en single thread Zen 2 se débrouille très bien, le point faible dans
certaines applications c'est justement les pénalités de latences de
communication dues aux CCX, même s'il y aura toujours le soucis
d'intercommunication entre deux CCDs, avec un cache L3 unifié par CCD on
gagnera tout de même en latence générale
et donc en performance performance
ST.

L'unification du L3 est certes une solution "simple" mais elle aura le
mérite d'apporter un gain de performance
, combiné a quelques autres
améliorations mineures de l'architecture y aura de quoi apporter un gain
de performance correcte.
Ceci ne me semble pas acquis car quand bien même le L3 serait unifié,
le traitement de celui-ci devrait être plus coûteux d'une part par sa
capacité "vue" par coeur et d'autant plus par l'incohérence (cf. entropie)
de celui-ci.

Ce n'est pas par hasard qu'il existe plusieurs niveaux de cache de données.

AMHA il aurait été plus judicieux d'unifier une fraction du L3 en
introduisant un L4 délocalisé sur le cIOD à quantité de cache fixée.
par HaVoC, le Mercredi 22 Janvier 2020 à 00h48  
par Une ragoteuse à forte poitrine en Auvergne-Rhône-Alpes, le Mercredi 22 Janvier 2020 à 00h19
Ceci n'enlèverait pas la nécessité de communiquer entre CDD pour
retrouver les données en cache L3 ou bien encore les limites de
l'Infinity Fabric avec le double contrôleur DDR4 en cas de cache
miss.

Il y a véritablement mieux à faire avec masse de transistors que
de gonfler la quantité de cache L3 à disposition.

Manifestment à chaque départ de Jim KELLER, AMD retrouve ses vieux
travers partisans du moindre effort plutôt que de s'attaquer à ses
points faibles (e.g. performances single thread).

L'expérience a prouvé à travers Zen que la cohérence des caches
(en l'occurence L2) est plus importante que la quantité qui tend
à augmenter le temps de traitement de ceux-ci.
Pour Zen 3 on ne va pas augmenter à nouveau la quantité de cache, mais unifier le cache L3 dans un CCD.
Bref un CCD de 8C/16T avec un cache L3 unifié.
Et en single thread Zen 2 se débrouille très bien, le point faible dans certaines applications c'est justement les pénalités de latences de communication dues aux CCX, même s'il y aura toujours le soucis d'intercommunication entre deux CCDs, avec un cache L3 unifié par CCD on gagnera tout de même en latence générale et donc en performance performance ST.

L'unification du L3 est certes une solution "simple" mais elle aura le mérite d'apporter un gain de performance, combiné a quelques autres améliorations mineures de l'architecture y aura de quoi apporter un gain de performance correcte.

par Une ragoteuse à forte poitrine en Auvergne-Rhône-Alpes, le Mercredi 22 Janvier 2020 à 00h19  
CCD* (quand ça veut pas)
par Une ragoteuse à forte poitrine en Auvergne-Rhône-Alpes, le Mercredi 22 Janvier 2020 à 00h19  
par HaVoC, le Mardi 21 Janvier 2020 à 23h52
Fin CCX ?
Cache L3 unifié = pas de CCX ...
Ceci n'enlèverait pas la nécessité de communiquer entre CDD pour
retrouver les données en cache L3 ou bien encore les limites de
l'Infinity Fabric avec le double contrôleur DDR4 en cas de cache
miss.

Il y a véritablement mieux à faire avec masse de transistors que
de gonfler la quantité de cache L3 à disposition.

Manifestment à chaque départ de Jim KELLER, AMD retrouve ses vieux
travers partisans du moindre effort plutôt que de s'attaquer à ses
points faibles (e.g. performances single thread).

L'expérience a prouvé à travers Zen que la cohérence des caches
(en l'occurence L2) est plus importante que la quantité qui tend
à augmenter le temps de traitement de ceux-ci.
par Un ragoteur de transit en Auvergne-Rhône-Alpes, le Mardi 21 Janvier 2020 à 23h54  
Sorry mauvais paste.
par HaVoC, le Mardi 21 Janvier 2020 à 23h52  
par Un ragoteur Godewin en Île-de-France, le Mardi 21 Janvier 2020 à 23h17
Ce serait pas mal du reverse SMT.
Mais c'est très dur à implémenter.

Le 1C/4T, c'est pas avant longtemps sur x64.

T'as vu ça où que ce sera la fin des CCX ?

C'est quand même dingue qu'avant la sortie de Zen, AMD ait prévu que AM4 allait passer électriquement pour du 16C/32T Zen 2.
C'est dire si Lisa SU a pas des couilles.

J'imagine que le gros du travail pour Zen 3 a été fini il y a très longtemps. A l'époque de Zen+, ils disaient déjà avoir commencé les travaux sur Zen 5 (y'a une vidéo officielle AMD d'ailleurs).

J'ai un doute pour 2021 concernant la DDR5 et le PCI-E 5.0. Je dirais plutôt 2022 minimum.
Fin CCX ?
Cache L3 unifié = pas de CCX ...

Le PCI-5.0 a été ratifié en Mai 2019, donc courant 2021 pour voir les premiers appareils gérants la norme ça ne me semble pas incongru.

DDR5

Bref les premiers samples de barrettes finalisés cotés DDR5 arrivent, échantillons de tests pour les partenaires tout ça, donc à nouveau ça serait pas étonnant de voir la production de DDR5 commencer réellement quelques part en 2021.

par Un ragoteur de transit en Auvergne-Rhône-Alpes, le Mardi 21 Janvier 2020 à 23h51  
par Un ragoteur Godewin en Île-de-France, le Mardi 21 Janvier 2020 à 23h04
name='Duncan'
Tu sais qu' Eric a expliqué qu'ils n'utilisaient plus FurMark, pour la
simple et bonne raison que AMD et Nvidia le détectent comme power virus,
et que tous deux changent automatiquement son traitement via les drivers ?
T'as d'autres âneries de ce genre en stock Jemporte parce que là c'est
le délire total!

Je résume: les drivers AMD détectent FurMark puis décident de gonfler
la consommation pour le fun...
par Un ragoteur Godewin en Île-de-France, le Mardi 21 Janvier 2020 à 23h17  
par BobLeRagoteur en Nouvelle-Aquitaine, le Mardi 21 Janvier 2020 à 14h09
Rassure-moi, tu voulais dire 1000e ?

Sinon, concernant le 4T/c, je pense à un truc. Ce serait cocasse que l'on finisse d'ici quelques années avec des CPU à 1c/128T. Une histoire d'entropie peut-être.
Ce serait pas mal du reverse SMT.
Mais c'est très dur à implémenter.

Le 1C/4T, c'est pas avant longtemps sur x64.
par HaVoC, le Mardi 21 Janvier 2020 à 16h48
T'as vu ça où que ce sera la fin des CCX ?

C'est quand même dingue qu'avant la sortie de Zen, AMD ait prévu que AM4 allait passer électriquement pour du 16C/32T Zen 2.
C'est dire si Lisa SU a pas des couilles.

J'imagine que le gros du travail pour Zen 3 a été fini il y a très longtemps. A l'époque de Zen+, ils disaient déjà avoir commencé les travaux sur Zen 5 (y'a une vidéo officielle AMD d'ailleurs).
par HaVoC, le Mardi 21 Janvier 2020 à 17h51
AM4 supporté jusqu'en 2020, si les bios sont mis à jours oui. L'AM5 avec DDR5 / PCI-E 5.0 c'est plus pour quelque part courant 2021.
J'ai un doute pour 2021 concernant la DDR5 et le PCI-E 5.0. Je dirais plutôt 2022 minimum.
par HaVoC, le Mardi 21 Janvier 2020 à 17h51  
par Un ragoteur de transit en Île-de-France, le Mardi 21 Janvier 2020 à 17h47
On sait si Zen 3 sera compatible avec les plateformes actuelles (Zen 1 / Zen 2) ? J'ai perdu le fil. Merci.
AM4 supporté jusqu'en 2020, si les bios sont mis à jours oui. L'AM5 avec DDR5 / PCI-E 5.0 c'est plus pour quelque part courant 2021.